การทวนสอบวงจรอสมวารแบบควอไซดีเลย์อินเซนซิทีฟคณิตเชิงกระบวนการ
วิทยานิพนธ์ (วท.ม.)--จุฬาลงกรณ์มหาวิทยาลัย, 2544
Saved in:
| Main Author: | |
|---|---|
| Other Authors: | |
| Format: | Theses and Dissertations |
| Language: | Thai |
| Published: |
จุฬาลงกรณ์มหาวิทยาลัย
2006
|
| Subjects: | |
| Online Access: | http://cuir.car.chula.ac.th/handle/123456789/1183 |
| Tags: |
Add Tag
No Tags, Be the first to tag this record!
|
| Institution: | Chulalongkorn University |
| Language: | Thai |
| id |
th-cuir.1183 |
|---|---|
| record_format |
dspace |
| spelling |
th-cuir.11832008-02-01T13:17:43Z การทวนสอบวงจรอสมวารแบบควอไซดีเลย์อินเซนซิทีฟคณิตเชิงกระบวนการ A verification of quasi-delay-insensitive asynchronous circuits by the process algebra วิฑูรย์ จันทรเศรษฐเลิศ, 2519- อาทิตย์ ทองทักษ์ จุฬาลงกรณ์มหาวิทยาลัย. คณะวิศวกรรมศาสตร์ วงจรอะซิงโครนัส การออกแบบวงจรอิเล็กทรอนิกส์ วิทยานิพนธ์ (วท.ม.)--จุฬาลงกรณ์มหาวิทยาลัย, 2544 การทวนสอบวงจรเป็นกระบวนการที่ใช้ตรวจสอบความถูกต้องตรงกันระหว่างคุณลักษณะของวงจรที่ได้ออกแบบไว้กับวงจรที่ได้จากการสังเคราะห์ วิทยานิพนธ์ฉบับนี้นำเสนอการออกแบบ และพัฒนาขั้นตอนวิธีการทวนสอบวงจรอสมวารแบบควอไซดีเลย์อินเซนซิทีฟโดยพีชคณิตเชิงกระบวนการ ขั้นตอนวิธีการทวนสอบวงจรอสมวารที่นำเสนอในงานวิจัยฉบับนี้เป็นการทวนสอบอย่างมีแบบแผนแบบตรวจสอบแบบจำลองโดยใช้เครื่องจักรสถานะจำกัด ซึ่งทั้งในส่วนของคุณลักษณะของวงจรที่ได้ออกแบบไว้ และวงจรที่ได้จากการสังเคราะห์จะถูกแปลงให้อยู่ในรูปของเครื่องจักรสถานะจำกัดโดยใช้กราฟสถานะ และเทคนิคของพีชคณิตเชิงกระบวนการ โดยที่ในขั้นตอนการสร้างเครื่องจักรสถานะจำกัดของวงจรที่ได้จากการสังเคราะห์ยังได้คำนึงถึงโมเดลสิ่งแวดล้อมที่ได้จากคุณลักษณะของวงจรเพื่อเป็นตัวควบคุมการเกิดการเปลี่ยนแปลงสัญญาณอินพุตของวงจรที่ได้จากสังเคราะห์ จากนั้นจะทำการทวนสอบด้วยการเปรียบเทียบว่าวงจรที่ได้จากการสังเคราะห์มีพฤติกรรมถูกต้องตรงตามคุณลักษณะของวงจรที่ได้ออกแบบไว้หรือไม่โดยใช้วิธีการค้นหาแบบกว้าง จากผลการทดลองกับวงจรเกณฑ์เปรียบเทียบสมรรถนะแสดงให้เห็นว่าขั้นตอนวิธีการทวนสอบมีประสิทธิภาพ 93.10% สามารถทวนสอบวงจรได้ 27 วงจรจากทั้งหมด 29 วงจร The circuit verification is a process to assure the correctness between the implemented circuit and its specification. This thesis proposes a design and development of verification process for quasi-delay-insensitive (QDI) asynchronous circuits by process algebra. Our approach is the model checking by finite state machine (FSM) in formal verification method. Both of the specification and implementation will be used to create a finite state machine by using state graph and process algbra technique. In the process of creating finite state machine of implemented circuit, we also consider the environment model got from specification to control input signal transition of implemented circuit. Then the behavior of the resulting implementation will be compared to its specification by using the breadth-first search method. Experimensts on the benchmark circuits show that verification process had efficiency 93.10% and can verify 27 circuits from 29 circuits. 2006-07-28T11:58:09Z 2006-07-28T11:58:09Z 2544 Thesis 9740308236 http://cuir.car.chula.ac.th/handle/123456789/1183 th จุฬาลงกรณ์มหาวิทยาลัย 785899 bytes application/pdf application/pdf จุฬาลงกรณ์มหาวิทยาลัย |
| institution |
Chulalongkorn University |
| building |
Chulalongkorn University Library |
| country |
Thailand |
| collection |
Chulalongkorn University Intellectual Repository |
| language |
Thai |
| topic |
วงจรอะซิงโครนัส การออกแบบวงจรอิเล็กทรอนิกส์ |
| spellingShingle |
วงจรอะซิงโครนัส การออกแบบวงจรอิเล็กทรอนิกส์ วิฑูรย์ จันทรเศรษฐเลิศ, 2519- การทวนสอบวงจรอสมวารแบบควอไซดีเลย์อินเซนซิทีฟคณิตเชิงกระบวนการ |
| description |
วิทยานิพนธ์ (วท.ม.)--จุฬาลงกรณ์มหาวิทยาลัย, 2544 |
| author2 |
อาทิตย์ ทองทักษ์ |
| author_facet |
อาทิตย์ ทองทักษ์ วิฑูรย์ จันทรเศรษฐเลิศ, 2519- |
| format |
Theses and Dissertations |
| author |
วิฑูรย์ จันทรเศรษฐเลิศ, 2519- |
| author_sort |
วิฑูรย์ จันทรเศรษฐเลิศ, 2519- |
| title |
การทวนสอบวงจรอสมวารแบบควอไซดีเลย์อินเซนซิทีฟคณิตเชิงกระบวนการ |
| title_short |
การทวนสอบวงจรอสมวารแบบควอไซดีเลย์อินเซนซิทีฟคณิตเชิงกระบวนการ |
| title_full |
การทวนสอบวงจรอสมวารแบบควอไซดีเลย์อินเซนซิทีฟคณิตเชิงกระบวนการ |
| title_fullStr |
การทวนสอบวงจรอสมวารแบบควอไซดีเลย์อินเซนซิทีฟคณิตเชิงกระบวนการ |
| title_full_unstemmed |
การทวนสอบวงจรอสมวารแบบควอไซดีเลย์อินเซนซิทีฟคณิตเชิงกระบวนการ |
| title_sort |
การทวนสอบวงจรอสมวารแบบควอไซดีเลย์อินเซนซิทีฟคณิตเชิงกระบวนการ |
| publisher |
จุฬาลงกรณ์มหาวิทยาลัย |
| publishDate |
2006 |
| url |
http://cuir.car.chula.ac.th/handle/123456789/1183 |
| _version_ |
1681411664847568896 |