Design of a low-power asynchronous multiplier
This thesis pertains to design and analysis of a 16-bit low-voltage (1.1 V) low-power asynchronous parallel multiplier targeted for a low-power asynchronous digital signal processor.
محفوظ في:
| المؤلف الرئيسي: | |
|---|---|
| مؤلفون آخرون: | |
| التنسيق: | Theses and Dissertations |
| منشور في: |
2008
|
| الموضوعات: | |
| الوصول للمادة أونلاين: | http://hdl.handle.net/10356/4672 |
| الوسوم: |
إضافة وسم
لا توجد وسوم, كن أول من يضع وسما على هذه التسجيلة!
|