V t balancing and device sizing towards high yield of sub-threshold static logic gates
10.1145/1283780.1283857
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| 其他作者: | |
| 格式: | Conference or Workshop Item |
| 出版: |
2014
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| 主題: | |
| 在線閱讀: | http://scholarbank.nus.edu.sg/handle/10635/84346 |
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| 機構: | National University of Singapore |