V t balancing and device sizing towards high yield of sub-threshold static logic gates
10.1145/1283780.1283857
محفوظ في:
| المؤلفون الرئيسيون: | , , , |
|---|---|
| مؤلفون آخرون: | |
| التنسيق: | Conference or Workshop Item |
| منشور في: |
2014
|
| الموضوعات: | |
| الوصول للمادة أونلاين: | http://scholarbank.nus.edu.sg/handle/10635/84346 |
| الوسوم: |
إضافة وسم
لا توجد وسوم, كن أول من يضع وسما على هذه التسجيلة!
|