Data path allocation with interconnection optimization in high-level synthesis

In this thesis, a layout area estimation model based on bit-sliced standard cell design style was established. In this model, the unit area is formulated as a function of the 2-input NAND gate equivalent, and the routing track requirement is estimated using a probabilistics model.

محفوظ في:
التفاصيل البيبلوغرافية
المؤلف الرئيسي: Zhu, Hongwei.
مؤلفون آخرون: Jong, Ching Chuen
التنسيق: Theses and Dissertations
منشور في: 2008
الموضوعات:
الوصول للمادة أونلاين:http://hdl.handle.net/10356/4073
الوسوم: إضافة وسم
لا توجد وسوم, كن أول من يضع وسما على هذه التسجيلة!