Scalable model of on-wafer interconnects for high-speed CMOS ICs

This paper describes the development of an equivalent circuit model of on-wafer interconnects for high-speed CMOS integrated circuits. By strategically cascading two- blocks together, the lumped model can characterize the distributed effects. Besides, the elaborately proposed model characterizes the...

وصف كامل

محفوظ في:
التفاصيل البيبلوغرافية
المؤلفون الرئيسيون: Shi, Xiaomeng, Yeo, Kiat Seng, Ma, Jianguo, Do, Manh Anh, Li, Erping
مؤلفون آخرون: School of Electrical and Electronic Engineering
التنسيق: مقال
اللغة:English
منشور في: 2009
الموضوعات:
الوصول للمادة أونلاين:https://hdl.handle.net/10356/91415
http://hdl.handle.net/10220/4713
الوسوم: إضافة وسم
لا توجد وسوم, كن أول من يضع وسما على هذه التسجيلة!
المؤسسة: Nanyang Technological University
اللغة: English

مواد مشابهة