A 6bit 1.2GS/s symmetric successive approximation energy-efficient time-to-digital converter in 40nm CMOS

This work presents a 6bit 1.2GS/s symmetric successive approximation (SSA) energy-efficient time-to-digital converter (TDC). The delay offset of the successive approximation (SA) TDC has been alleviated by employing the balanced architecture and optimizing the phase detector (PD). Size-optimized inv...

وصف كامل

محفوظ في:
التفاصيل البيبلوغرافية
المؤلفون الرئيسيون: Chen, Qian, Liang, Yuan, Boon, Chirn Chye
مؤلفون آخرون: School of Electrical and Electronic Engineering
التنسيق: Conference or Workshop Item
اللغة:English
منشور في: 2020
الموضوعات:
الوصول للمادة أونلاين:https://hdl.handle.net/10356/144421
الوسوم: إضافة وسم
لا توجد وسوم, كن أول من يضع وسما على هذه التسجيلة!
المؤسسة: Nanyang Technological University
اللغة: English

مواد مشابهة