High-speed and low-power serial accumulator for serial/parallel multiplier
This paper presents a new approach to serial/parallel multiplier design by using parallel 1's counters to accumulate the binary partial product bits. The 1's in each column of the partial product matrix due to the serially input operands are accumulated using a serial T-flip flop (TFF) cou...
محفوظ في:
| المؤلفون الرئيسيون: | , , |
|---|---|
| مؤلفون آخرون: | |
| التنسيق: | Conference or Workshop Item |
| اللغة: | English |
| منشور في: |
2010
|
| الموضوعات: | |
| الوصول للمادة أونلاين: | https://hdl.handle.net/10356/90594 http://hdl.handle.net/10220/6353 |
| الوسوم: |
إضافة وسم
لا توجد وسوم, كن أول من يضع وسما على هذه التسجيلة!
|