Multi retention level STT-RAM cache designs with a dynamic refresh scheme
10.1145/2155620.2155659
محفوظ في:
المؤلفون الرئيسيون: | Sun, Z., Bi, X., Li, H., Wong, W.-F., Ong, Z.-L., Zhu, X., Wu, W. |
---|---|
مؤلفون آخرون: | COMPUTER SCIENCE |
التنسيق: | Conference or Workshop Item |
منشور في: |
2013
|
الوصول للمادة أونلاين: | http://scholarbank.nus.edu.sg/handle/10635/42188 |
الوسوم: |
إضافة وسم
لا توجد وسوم, كن أول من يضع وسما على هذه التسجيلة!
|
المؤسسة: | National University of Singapore |
مواد مشابهة
-
STT-RAM cache hierarchy with multiretention MTJ designs
بواسطة: Sun, Z., وآخرون
منشور في: (2016) -
Performance, power, and reliability tradeoffs of STT-RAM cell subject to architecture-level requirement
بواسطة: Li, H., وآخرون
منشور في: (2013) -
EXTENT: enabling approximation-oriented energy efficient STT-RAM write circuit
بواسطة: Seyedfaraji, Saeed, وآخرون
منشور في: (2023) -
Exploring variability and reliability of multi-level STT-MRAM cells
بواسطة: Panagopoulos, G, وآخرون
منشور في: (2019) -
Processor caches built using multi-level spin-transfer torque RAM cells
بواسطة: Chen, Y., وآخرون
منشور في: (2013)